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國立成功大學 微電子工程研究所 陳志方、江孟學所指導 吳奕廷的 輸出級與靜態隨機存取記憶體之鰭式與閘極全包覆式電晶體設計 （2021），提出微電子學pdf關鍵因素是什麼，來自於鰭式電晶體、閘極全包覆式電晶體、靜態隨機存取記憶體、插入氧化層鰭式電晶體、半導體製程與元件模擬、輸出級、橫向擴散金氧半電容元件、奈米線、奈米片、叉子記憶體。
而第二篇論文銘傳大學 商品設計學系創新設計與管理碩士班 洪珮芬所指導 陳渝茵的 馬祖傳統糕餅包裝意象之研究—以頂好食品「依金那」為例 （2021），提出因為有 馬祖飲食文化、視覺意象、包裝設計的重點而找出了 微電子學pdf的解答。
最後網站教材課本參考書籍教科書: 微電子電路(上) | smith電子學pdf則補充：smith電子學pdf，大家都在找解答。教科書: 微電子電路(上),作者: SEDRA SMITH ,出版社: 台北圖書;. 參考書： 電子學, 作者： FLOYD 著, 出版社： 全華圖書. 備考.
納米CMOS集成電路中的小延遲缺陷檢測
為了解決微電子學pdf 的問題，作者（美）桑迪普 K.戈埃爾（印度）科瑞申恩度·查克拉巴蒂 這樣論述：
設計方法和工藝技術的革新使得積體電路的複雜度持續增加。現代積體電路（IC）的高複雜度和納米尺度特徵極易使其在製造過程中產生缺陷，同時也會引發性能和品質問題。 本書包含了測試領域的許多常見問題，比如制程偏移、供電雜訊、串擾、電阻性開路/電橋以及面向製造的設計（DfM）相關的規則違例等。本書也旨在講述小延遲缺陷（SDD）的測試方法，由於SDD能夠引起電路中的關鍵路徑和非關鍵路徑的瞬間時序失效，對其的研究和篩選測試方案的提出具有重大的意義。 本書分為4個部分：第1部分主要介紹了時序敏感自動測試向量生成（ATPG）；第2部分介紹全速測試，並且提出了一種超速測試的測試方法用於檢測SDD；第3部分介紹
了一種SDD測試的替代方案，可以在ATPG和基於電路拓撲的解決方案之間進行折衷；第4部分介紹了SDD的測試標準，以量化的指標來評估SDD覆蓋率。本書內容由簡入深，對SDD測試全面展開，有助於提高讀者的理解和掌握。 本書結合了高校科研人員、電子設計自動化（EDA）工具研發人員以及電路設計人員三方視角進行編寫，是一部針對SDD測試進行多角度全方位分析的書籍。本書適合從事微電子領域晶片測試相關專業的工程師、微電子專業高校師生和研究人員以及對晶片測試領域感興趣的讀者閱讀。對於當今工業設計、SDD測試領域的研究挑戰以及當今SDD解決方案的發展方向，本書都可作為一站式參考書。 S
andeep K Goel是一位就職於加利福尼亞州聖約瑟的台積電公司（TSMC）的高級主管（DFT/3D測試）。他在荷蘭特文特大學獲得他的博士學位。在去TSMC公司之前，他在加利福尼亞州的LSI公司、加利福尼亞州的微捷碼設計自動化（Magma Design Automation）公司以及荷蘭的飛利浦研究中心從事多項研究和管理職位。他曾經合著過兩本書，撰寫過3篇書刊文章，並在期刊和會議/研討會論文集中 出版超過80篇論文。 他曾經參加過多次邀請演講並多次成為會議的專題討論小組成員。他擁有15項美國專利和5項歐洲專利並且擁有其他30項專利申請。他的主要研究領域包括2D/3D晶片的測試、診斷和失
效性分析方面的所有課題。 Goel博士是IEEE 2010年國際測試大會上重要論文獎的獲獎者。他是多個會議委員會的成員，包括DATE、ETS、ITC、DATA以及3D Test。他曾經是DATE 2012年3D研討會的大會主席。他是IEEE的高級會員。 譯者序 原書前言 關於主編 作者名單 第1章小延遲缺陷測試的基本原理 1.1簡介 1.2半導體製造中的趨勢和挑戰 1.2.1制程複雜度 1.2.2工藝參數變化 1.2.3隨機性與系統性缺陷 1.2.4功耗和時序優化的含義 1.2.5良率、品質和故障覆蓋率的相互作用 1.3已有測試方法與更小幾何尺寸的挑戰 1.3.1連線
固定型故障模型 1.3.2橋接型故障模型 1.3.3n檢測 1.3.4過渡故障模型 1.3.5路徑延遲故障模型 1.3.6測試實現和適應性測試 1.4小延遲對過渡測試的影響 參考文獻 第1部分時序敏感ATPG 第2章K最長路徑 2.1簡介 2.2組合電路的路徑生成 2.2.1精煉的隱含的假路徑消除 2.3組合電路的實驗結果 2.4擴展成時序電路的基於掃描的全速測試 2.5掃描電路的路徑生成 2.5.1掃描式觸發器上的含義 2.5.2非掃描式存儲上的約束 2.5.3最終辯護 2.6掃描電路的實驗結果 2.6.1健壯測試 2.6.2與過渡故障測試的對比 2.7小結 參考文獻 第3章時序敏感AT
PG 3.1簡介 3.2延遲計算和品質度量 3.2.1延遲計算 3.2.2延遲測試品質度量 3.3確定性測試生成 3.3.1包含時序資訊的測試生成 3.3.2包含時序資訊的故障模擬 3.4測試品質和測試成本之間的折衷 3.4.1基於餘量裕度的捨棄 3.4.2時序關鍵故障 3.5實驗結果 參考文獻 第2部分超速 第4章篩選小延遲缺陷的超速測試 4.1簡介 4.2設計實現 4.3測試模式延遲分析 4.3.1在功能性速度下的動態電壓降分析 4.3.2針對超速測試的動態電壓降分析 4.4超速測試技術敏感的電壓降 4.4.1模式分組 4.4.2性能降低ΔT′Gi的估算 4.5實驗結果 4.6小結 4.
7致謝 參考文獻 第5章考慮版圖、工藝偏差和串擾的電路路徑分級 5.1簡介 5.1.1SDD檢測的商業方法 5.1.2SDD檢測的學術建議 5.2分析因偏差引起的SDD 5.2.1工藝偏差對路徑延遲的影響 5.2.2串擾對路徑延遲的影響 5.3TDF模式評估與選擇 5.3.1路徑PDF分析 5.3.2模式選擇 5.4實驗結果與分析 5.4.1模式選擇效率的分析 5.4.2模式集分析 5.4.3長路徑閾值分析 5.4.4CPU執行時間分析 5.5小結 5.6致謝 參考文獻 第3部分替 代 方 案 第6章基於輸出偏差的SDD測試 6.1簡介 6.2替代方案的必要性 6.3SDD的概率性延遲故障
模型以及輸出偏差 6.3.1輸出偏差的方法 6.3.2對工業電路的實用層面以及適用性 6.3.3與基於SSTA的技術的比較 6.4模擬結果 6.4.1實驗設置和標準 6.4.2模擬結果 6.4.3原始的方法與改進後的方法的比較 6.5小結 6.6致謝 參考文獻 第7章小延遲缺陷的混合/補充測試模式生成方案 7.1簡介 7.2時序敏感ATPG的故障集 7.3小延遲缺陷模式生成 7.3.1方法1：TDF+補充SDD 7.3.2方法2：補充SDD+補充TDF 7.4實驗結果 7.5小結 參考文獻 第8章針對小延遲缺陷的基於電路拓撲的測試模式生成 8.1簡介 8.2基於電路拓撲的故障選擇 8.3S
DD模式生成 8.4實驗結果與分析 8.4.1延遲測試覆蓋率 8.4.2唯一長路徑的數量 8.4.3最長路徑的長度 8.4.4唯一SDD的數量 8.4.5隨機故障注入與檢測 8.5小結 參考文獻 第4部分SDD的測量標準 第9章小延遲缺陷覆蓋率的測量標準 9.1覆蓋率測量標準的作用 9.2現有指標的概述 9.2.1延遲測試覆蓋率指標 9.2.2統計型延遲品質等級指標 9.3所提出的SDD測試覆蓋率指標 9.3.1二次SDD測試覆蓋率指標 9.3.2超速測試 9.4實驗結果 9.4.1對系統頻率的敏感性 9.4.2對缺陷分佈的敏感性 9.4.3時序敏感與超速的對比 9.5小結 參考文獻 第10
章總結 參考文獻
輸出級與靜態隨機存取記憶體之鰭式與閘極全包覆式電晶體設計
為了解決微電子學pdf 的問題，作者吳奕廷 這樣論述：
本論文採用半導體製程與元件模擬軟體(Technology Computer Aided Design, TCAD)來研究現今鰭式電晶體(FinFET)所遭遇到的挑戰。和傳統的平面電晶體相比，鰭式電晶體所遭遇到的第一個挑戰是其橫向擴散金氧半電容元件(laterally-diffused MOSFET, LDMOS)的特性較差，這是因為其元件漂移區(drift region)的鰭式結構寬度很小(截面積不足)而導致了高導通電阻的產生，本論文的第三章提出了一種新的製程方法，將原本橫向擴散金氧半電容元件的鰭狀飄移區(fin-type drift region)改成完整的塊狀平面飄移區(bulk pla
nar drift region)，使得導通電阻可以大幅下降，而不減損崩潰電壓。鰭式電晶體所遭遇到的第二個挑戰是其等效通道寬度只能是非連續的特定值。由於整片晶圓上的所有鰭式電晶體的通道寬度(fin width)與高度(fin height)皆相同，改變鰭的根數是調變電晶體等效通道寬度的唯一方法。由於鰭的根數一定是整數，所以在固定電壓下，電晶體的電流也只能是不連續的特定值。對於靜態隨機存取記憶體來說，其上拉(pull-up)電晶體相較於閘門(pass-gate)電晶體的電流比例(上拉比例pull-up ratio)必須是某個小於1的特定值，才能有最好的寫入能力與良率。然而，當鰭式電晶體的電流只能
是特定值的時候，這個比例將難以被達成。本論文的第四章提出了一個新的方法以達成這個比例。藉由插入一個薄的氧化層在鰭通道內，將鰭通道將分割成上通道和下通道。接著，藉由重摻雜上拉電晶體的上通道使其不導通，上拉電晶體的導通電流將由僅存的下通道高度來決定，氧化層的位置越低，下通道高度就越低，上拉電晶體的導通電流由氧化層的位置來決定。鰭式電晶體所遭遇到的第三個挑戰，在於其短通道效應的抑制能力不足以應付元件的持續微縮。今天，大部份的學者專家都認為，當未來電晶體的閘極長度小於15奈米的時候，現有的鰭式電晶體將被閘極全包覆式電晶體(Gate-all-around transistor)所取代。然而，閘極全包覆式
電晶體的缺點在於，奈米線(nanowire)與奈米線間的垂直間距至少需要大於10奈米，才能提供足夠的空間來填充具有一定厚度的功函數金屬(work function metal)。因此，在一樣的元件高度下，所能堆疊的奈米線數目將十分有限，導通電流不高。僅管，有學者專家提出將奈米線拓寬成奈米片(nanosheet)來增加導通電流，這個方式會增加電晶體面積導致成本增加。本論文的第五章提出了一個新的高介電係數插入氧化層鰭式電晶體(high-permittivity inserted-oxide FinFET, iFinFET)來提升電流。藉由利用一個超薄(約3奈米厚)的高介電係數材料來取代原本奈米線間
10奈米間距的功函數金屬，相同元件高度下可以堆疊更多的奈米線。最後，本論文的第六章提出了一種新型態的混合靜態隨機存取記憶體。藉由使用高電流的插入氧化層鰭式電晶體當作閘門(pass-gate)與下拉(pull-down)電晶體，再使用低電流但低漏電的閘極全包覆式電晶體當做上拉(pull-up)電晶體，靜態隨機存取記憶體的上拉比率得以最佳化，使得良率提升，最小操作電壓下降，功率消耗減少，記憶體面積與存取時間保持不變。本論文的第六章也針對了最近提出的叉子記憶體(Forksheet SRAM)進行了完整的分析。
馬祖傳統糕餅包裝意象之研究—以頂好食品「依金那」為例
為了解決微電子學pdf 的問題，作者陳渝茵 這樣論述：
自2010年起，聯合國將食物遺產納入世界無形文化遺產範圍，帶動飲食文化保存議題之興起。馬祖列島承襲原鄉閩東地區飲食文化，具有其獨特性。其中又以傳統糕餅文化發展相較為完善。然而在文化保存方面，由於多透過口耳相傳，文獻記載殘缺，許多糕餅文化皆已失傳。加上近年面臨強勢飲食文化衝擊，現今消費者對於馬祖傳統糕餅的意象認知更是薄弱且缺乏共感，難以引起共鳴。使逐漸沒落的馬祖傳統糕餅產業不得不加以轉型。本研究旨在探討馬祖傳統糕餅包裝意象，首先透過文獻探討，收集馬祖傳統糕餅、包裝設計、意象及轉化設計等相關文獻，並擬定訪談大綱。其次實地至馬祖地區進行田野調查及訪談，彙整出26間馬祖傳統糕餅店發展脈絡及28件糕餅
樣本。爾後篩選出11件糕餅代表性樣本，並以語意差異法統計歸納出馬祖傳統糕餅視覺意象。最後應用轉化設計理論，制定出馬祖傳統糕餅包裝形而上學之設計規範，進行包裝設計。研究結果可知，馬祖地區糕餅文化與節慶禮俗、生活記憶息息相關，充分體現了馬祖傳統生活樣貌。因此在擷取設計元素時，帶入傳統的、親切的、樸實的、美味的、歷史的、懷舊的及文化的意象感受，同時加入如：生命禮俗、剪花文化、記憶意象、紅色飲食文化及永續理念。本研究期望能以包裝設計，融合傳統文化元素於其中，作為文化保存與傳承之媒介，體現傳統文化內涵。並串聯馬祖傳統糕餅文化與產業，推廣深度觀光文旅之記憶點，以加深大眾對馬祖之認識。並進一步做為後續研究者
與業者，進行文創設計或包裝生產時之參考。