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國立陽明交通大學 電信工程研究所 黃瑞彬所指導 范文軒的 具有主動式電感之CMOS IC功率分配器設計 （2021），提出聯電14nm良率關鍵因素是什麼，來自於主動式電感、功率分配器、CMOS積體電路、回授電阻、威爾金森功率分配器、10 GHz。
而第二篇論文國立中正大學 電機工程研究所 黃崇勛所指導 陳威仁的 以時序錯誤導向電軌調變技術實現之細緻化電壓調節及其於能耗可調數位系統之應用 （2021），提出因為有 數位控制低壓降線性穩壓器、可容錯數位系統、即時視訊處理、電源軌抖動、電壓調節技術的重點而找出了 聯電14nm良率的解答。
具有主動式電感之CMOS IC功率分配器設計
為了解決聯電14nm良率 的問題，作者范文軒 這樣論述：
本論文利用主動式電感實現並聯電感元件，將功率分配器設計在CMOS積體電路上，所有設計皆使用TSMC 90nm 1P9M標準製程。相較於被動電感，主動式電感能大幅減少整體電路面積。若適當選擇設計參數，可得到高品質因數的主動式電感。此功率分配器之中心頻率為10 GHz，中心頻率處之反射損失優於-25 dB、插入損失少於-3.5 dB，輸出埠口之間有良好的隔離度，整體電路面積為258 μm x 93 μm。
以時序錯誤導向電軌調變技術實現之細緻化電壓調節及其於能耗可調數位系統之應用
為了解決聯電14nm良率 的問題，作者陳威仁 這樣論述：
電壓調節技術(voltage scaling)在提高數位系統的能源效益方面具有相當大的潛力。然而，其節能效益在極大程度上受制於系統中穩壓電路之性能。本論文旨在提出一種可打破此限制的基於時序錯誤導向之電源軌調變技術，並以此技術實現細緻化的電壓調節。所提出之技術只需要少數電壓檔位，即可利用電源軌抖動(supply rail voltage dithering)的方式來近似出細緻化電壓調節的效果。因此，所提出之方法可以顯著降低晶片內穩壓電路的設計開銷。由於數位式低壓降線性穩壓器(digital low-dropout regulator, DLDO)具有無縫整合：（一）穩定輸出電壓、（二）電源軌抖
動、以及（三）電源閘控(power gating)等技術之特性，因此本論文利用DLDO來實現所提出之電源軌調變技術。為了精確與快速地實現適用於不同應用場景之DLDO電路，本論文也提出一種具有快速週轉時間的DLDO設計方法，並實際以一高性能DLDO設計為例驗證其效益。實驗結果指出，使用了聯電110奈米製程所製造的DLDO測試晶片展現出3毫伏特的超低漣波、67奈秒的輕載至重載暫態響應及250奈秒的重載至輕載暫態響應。與最先進的DLDO設計相比，該DLDO具有更簡潔的硬體架構且在品質因數(figure of merit)方面展現出高度競爭力。而後，本文以一種基於DLDO的抖動電源 (dithered
power supply)來實現所提出之電源軌調變技術。為了驗證所提出技術之效益，我們使用了一個具有時序錯誤偵測與修正能力之可程式化DSP資料路徑(datapath)作為測試載體。此測試晶片以台積電65奈米低功耗製程實現，而研究結果表明，所提出之電源軌調變技術有助於回收設計階段時留下之保守設計餘裕(design margin)並提高能源效率。量測結果指出，當該DSP資料路徑被程式化為一個無限脈衝響(infinite impulse response)數位濾波器以執行低通濾波時，所提技術之節能效益最高可達30.8%。最後，本論文將所提出之電源軌調變技術應用於即時影像處理系統中並探索其先天的容錯
能力。我們利用人眼視覺可將視訊中相鄰影格及影格中鄰近畫素進行視覺積分的特性，來達到即使不須對時序錯誤進行主動偵測及修正也能維持一定視覺品質的效果。因此，藉由巧妙安排容許時序錯誤發生之位置（藉由降低操作電壓），因時序錯誤所產生的錯誤畫素即可主動被人眼濾除。 該測試晶片以聯電40奈米製程實現，其搭載了一個即時視訊縮放引擎作為測試載具。在實驗結果中，該測試晶片展現了高達35%的節能效益，並能在不需對時序錯誤做出任何修正、且不須更動資料路徑架構的狀況下，仍能維持良好的主觀視覺感受。在五分制的平均主觀意見分數(mean opinion score)評量中，各類型的畫面皆達4分以上。而在客觀評量方面，峰值
信號雜訊比(peak signal-to-noise ratio)皆高於30分貝。