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國立清華大學 電機工程學系 張孟凡所指導 鐘彥麟的 應用於深度神經網絡資料處理以基於時域脈衝邊緣6T靜態隨機存取記憶體之記憶體內運算結構 （2020），提出32位元記憶體上限關鍵因素是什麼，來自於記憶體、記憶體內運算、深度神經網路、加速器、靜態隨機存取記憶體。
而第二篇論文元智大學 資訊工程學系 陳增益、簡廷因所指導 紀少鴻的 使用雙相垃圾回收機制以實現長壽命之位元可變快閃記憶體 （2019），提出因為有 位元可變、垃圾回收的重點而找出了 32位元記憶體上限的解答。
應用於深度神經網絡資料處理以基於時域脈衝邊緣6T靜態隨機存取記憶體之記憶體內運算結構
為了解決32位元記憶體上限 的問題，作者鐘彥麟 這樣論述：
人工智慧的普及如今已是全球趨勢，其中又以深度學習（Deeplearning）最受大眾期待，這同時也導致電腦運算的負荷量大幅上升。然而，我們也會需要大量的電能將資料從記憶體傳輸到運算單元，並將運算完的結果存回記憶體之中，這部分能量損耗稱之為「馮紐曼瓶頸」。因此，「記憶體內運算」已經成為解決這一瓶頸的發展目標。記憶體內運算可以同時支援運算以及存儲功能。在運算單元讀取數據前就先完成簡單且大量的乘加運算，並將結果匯入運算單元進行後續複雜且少量的其他運算，以避免移動大量的數據。本篇研究提出基於靜態隨機存取記憶體（SRAM）進行多位元乘加運算，可支援卷積神經網路應用，最高規格提供8位元輸入、8位元權重和
22位元輸出精度。此架構有3項特點：（1）使用時域累加無上限的特性，克服以往電壓或者是電流式的記憶體內運算天生被限制住的訊號裕度（signal margin）不足的缺點；（2）基於電壓緣的延遲單元（Edgedbased Delay Cell, EDC）搭配多組SRAM單元，組合成緊湊面積和針對工藝變化的可靠讀取；（3）雙重比對列架構（Double reference column scheme, DRCS）節省大量讀取電路所需的能量。本篇研究使用台積電22nm Logic UltraLowPower Process驗證，具有1Mb SRAM容量，達到運算時間5.6 ns和平均能源效率8.
7 TOPS/W。
使用雙相垃圾回收機制以實現長壽命之位元可變快閃記憶體
為了解決32位元記憶體上限 的問題，作者紀少鴻 這樣論述：
位元可變技術是一項尖端技術，其新穎的操作可任意擦除快閃記憶體區塊中的頁面級數據。儘管頁級擦除操作可以減輕快閃記憶體中頁面複製的性能開銷，但它也導致了新的磨損均衡問題。在這樣的問題中，快閃記憶體中同一區塊的頁面在運行期間將收到不同的寫入/擦除（P / E）週期。換句話說，儲存熱數據的某些特定頁面耐久度將很快達到上限；因此，由於快閃記憶體中頁面的磨損程度不均衡，因此位元可變的快閃記憶體壽命將縮短。因此，它成為位元可變快閃記憶體設計中的關鍵問題，並且無法通過最新的磨損均衡設計解決。為了解決快閃記憶體區塊內部頁面的磨損不均衡，本研究提出了一種考慮此類磨損均衡問題的雙相垃圾回收機制。雙相機制同時關注內
部和區塊間磨損平衡問題。在區塊內部磨損均衡問題上，雙相機制通過少量位元判斷熱頁面，並限制熱頁面儲存熱數據而不犧牲存儲容量。另一方面，我們提出的機制還提出了解決方案，以最大程度地減少區塊間磨損平衡問題的頁面複製。根據實驗結果，與最新的垃圾回收機制相比，我們的雙相機制可以將位元可變的快閃記憶體壽命延長兩到四倍。