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國立成功大學 微電子工程研究所 彭洞清所指導 陳威宇的 銻摻雜與電鍍酸鹼值對於氧化亞銅電阻式記憶體特性影響之研究 （2018），提出4V 2V 差異關鍵因素是什麼，來自於氧化亞銅、電阻式記憶體、銻摻雜、酸鹼值。
而第二篇論文國立交通大學 理學院應用科技學程 趙天生所指導 蔡宗翰的 無接面與反轉式閘極全環繞複晶矽奈米線電晶體之特性比較與閘極偏壓可靠度分析 （2016），提出因為有 無接面電晶體、全環繞式閘極、3D奈米線複晶矽、閘極偏壓可靠度的重點而找出了 4V 2V 差異的解答。
銻摻雜與電鍍酸鹼值對於氧化亞銅電阻式記憶體特性影響之研究
為了解決4V 2V 差異 的問題，作者陳威宇 這樣論述：
本論文主要是研究氧化亞銅摻銻及電鍍液酸鹼值改變對於電阻式記憶體電學特性之比較。銻摻雜能夠改變氧化亞銅的晶體結構，我們發現越垂直的晶體結構不僅可以減少電阻式隨機存取記憶體的操作電壓還能節省功率上的消耗，甚至能夠提升其高阻態與低組態之間的比值。除此之外，銻的摻雜還能夠使電阻式記憶體省略電阻式記憶體操作一開始所需的Forming操作(Forming-free)。 在氧化亞銅電鍍液pH值為11時，研究四種氧化亞銅電阻式記憶體:未摻雜的、摻雜硫酸銻的濃度分別為2mM、3mM、4mM在電解液之中。當摻銻模式為用3mM的硫酸銻時，氧化亞銅電阻式記憶體不僅展現出所有參數中最低的操作電壓(約1~2伏特)，還
展現出最好的記憶保存性及耐久性。其高低阻態的比值擁有四個數量級。當摻銻模式為2mM及0mM的硫酸銻時，分別有2-4V及2-7.5V的SET電壓。摻銻的氧化亞銅擁有Forming-free的特性，而未摻銻的氧化亞銅在pH值為11時有10.3V的Forming電壓;而未摻銻的氧化亞銅在pH值為9.4時則有5V的Forming電壓。造成此差異的原因在於薄膜結構會隨著氧化亞銅(111)及(200)晶向強度不同而有所改變。雖然這推論仍在審查當中，但我們目前的研究結果認為氧化亞銅(200)晶向強度強時，在元件通入偏壓的過程能較容易形成導通路徑。 當元件的順向偏壓未達SET或Forming的操作電壓時，其
導通機制為歐姆傳導。當順向偏壓逐漸累曾到Forming電壓或SET電壓時，導通機制轉為空間電荷限制電流(SCLC)模式，元件將會由高阻態(HRS)瞬間轉為低阻態(LRS)。此時，一個導電性較好的路徑將會形成。當順向偏壓的值逐漸降低後，其導通機制將會慢慢切換回歐姆傳導。 電阻式記憶體具有許多優勢，例如:高運作速度、高密集度以及非揮發性。此項研究能夠另外幫助氧化亞銅電阻式記憶體減少成本以及達到低功耗的需求。
無接面與反轉式閘極全環繞複晶矽奈米線電晶體之特性比較與閘極偏壓可靠度分析
為了解決4V 2V 差異 的問題，作者蔡宗翰 這樣論述：
無接面(junctionless, JL)電晶體具有製程簡單以及低熱預算的優點以外，同時有極佳的抗短通道效應。因此被認為極具有潛力作為取代傳統通道反轉式(inversion mode, IM) MOSFET金氧半電晶體於3D ICs 製程。在本研究當中，我們利用光罩上不同設計條件與製程參數來與傳統多晶矽電晶體做特性比較，另外再深入探討其閘極不同正偏壓下之可靠度測試。首先，我們提出利用奈米線(Nanowire，NW)結構以及環繞式閘極(Gate-All-Around，GAA)大幅提升閘極對通道的控制能力以抑制漏電，並同時改善次臨界擺幅(subthreshold slope，S.S.)與短通道效
應控制能力。在本研究中，我們成功製作出IM-GAA-NW與JL-GAA-NW 之poly-Si TFT在不同閘、汲極重疊程度、n+與p+閘極、不同通道長度、不同NW根數以及短通道之特性討論：(1) IM與JL在閘極-汲極重疊(Overlay，OL)及閘極-汲極對齊(Align，AL)此兩種設計，特性上並無太大差異。 (2) JL 之 p+閘極在臨界電壓(threshold voltage，Vth)、S.S、汲極引致能障下降(Drain Induced Barrier Lowering，DIBL)及開啟電流(Ion)的表現上皆遜於n+閘極。可能成因為n+閘極為in-situ摻雜，而p+閘極是由離
子佈植進行摻雜，在未經足夠高溫活化的p+閘極導致較差的閘極對通道的控制能力。 (3) IM與JL在通道長度由400nm縮至250nm時，會有更小的Vth及S.S.，Ion則有較佳的表現。而JL在S.S.的表現較IM優異但Ion略小於IM。 (4) JL在NW的根數由2根奈米線增至20根奈米線時，Ion會隨著根數增加而提高，S.S.、Ioff與DIBL則無太大差異，因此可藉由多通道奈米線達到更高的Ion。 (5) JL在製程上透過兩次側壁硬式光罩(Spacer Hard Mask，SPHM)將通道長度由光罩上圖案的250nm大幅縮至60nm之階梯式短通道，進而使S.S.及Ion有更佳的表現。再來
我們使用傳統直流(DC)電性量測技術來有系統地研究關於閘極正偏壓不穩定性(Positive Gate Bias Stress Instability，PGBI or PBS)於常溫下之劣化機制，分別對IM-GAA-NW、JL-GAA-NW以及單閘極超薄體(Single Gate Ultra Thin Body，SG-UTB)電晶體元件通入不同閘極過載電壓(Gate Overdrive Voltage，VOD)由VOD=1V, 2V, 3V到4V。實驗結果顯示，不論是IM或JL元件，皆有一Vth shift 之轉折點於PBS條件為VOD=3V。IM元件在施加VOD=3V~4V 持續1000秒的P
BS的條件下，汲極電流衰減率(Id Degradation Rate)與轉導衰減率(Gm Degradation Rate)皆較JL來的嚴重，我們將此歸因為：當施加相同的閘極過載電壓於IM和JL元件上，其閘極氧化層電場與通道電場因傳導機制不同而發生改變，導致IM 在Ion與Gm的衰減較JL明顯 ; 然而在VOD=1~2V的條件下，Ion Degradation Rate反而皆較JL略為輕微。另外ΔVth隨著PBS的VOD偏壓上升會有先往負再往正偏移，並且Id隨stress變化亦由stress後的Vth所主導。推測有兩種機制在互相制衡：(1)斷鍵模型(The broken-bond model)
(2)於高電場下之F-N穿隧效應(F-N tunneling)。最後比較JL-GAA-NW以及JL-SG-UTB在不同的過載電壓下之表現，實驗結果很明顯可看出NW的劣化程度較UTB嚴重，歸因為閘極結構關係，NW所受之電場較UTB強而導致劣化程度較為明顯。最後，綜合以上研究結果，環繞式閘極奈米線無接面電晶體(JL-GAA-NW)在S.S.與PBS的表現上皆優於環繞式閘極奈米線反轉式電晶體(IM-GAA-NW)。