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國立暨南國際大學 電機工程學系 林佑昇所指導 楊青桓的 應用於24GHz，60GHz與79GHz 之CMOS 功率放大器設計與實現 （2013），提出S21 Ultra 傑 昇關鍵因素是什麼，來自於功率放大器、K頻帶、V頻帶、功率附加效率、輸出飽和功率、疊接、Wilkinson功率分配器、共源級、功率等分、發射機。
而第二篇論文國立暨南國際大學 電機工程學系 林佑昇所指導 陳志成的 24和60-GHz互補式金氧半導體前端接收器之設計 （2009），提出因為有 24-GHz、60-GHz、V-band、低雜訊放大器、單平衡式混頻器、次諧波混頻器、接收機前端電路、威爾金森功率分配器、倍頻器、電流共用技術的重點而找出了 S21 Ultra 傑 昇的解答。
S21 Ultra 傑 昇進入發燒排行的影片
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應用於24GHz，60GHz與79GHz 之CMOS 功率放大器設計與實現
為了解決S21 Ultra 傑 昇 的問題，作者楊青桓 這樣論述：
論文摘要本論文主要是研究利用CMOS (互補式金屬氧化物半導體)製程技術來設計與具體實現操作在24GHz，60GHz與79GHz等四顆不同頻帶之功率放大器 (Power Amplifier) ，在設計電路的過程中我們運用了ADS (Advanced Design system) 和Sonnet等軟體來為電路進行模擬，並利用Cadence Virtuoso來進行電路的佈局，最後，在委託國家晶片中心進行晶片的下線並量測。此論文的研究主軸可分成四部分：:第一部分，我們利用0.18μm CMOS製程設計並實現了一顆應用在K頻帶之高功率附加效率的功率放大器。在電路架構方面，第一級為基本的疊接架構，第二
級為基本的共源級(CS)架構來實現，主要是因為疊接架構能得到較好的增益以及改善反隔離度，線性度與功率消耗都差於共源級的架構，因此，為了取得數據上的平衡，才會第一級使用疊接的架構第二級使用共源級的架構。最後一級則是採用了Wilkinson功率分配器架構以達到輸出功率以及功率附加效率的提升。量測結果顯示此電路操作在22.5~27GHz時，增益(S21) 為17.15± 1.255dB，飽和輸出功率(Psat)為14.007dBm，最大功率附加效率(PAE)為15.359%，而電路整體消耗之功率為141.92mW，且含test pads之晶片面積為0.923 mm2。依照量測結果可以得知此電路有著不
錯的特性並且適合應用於K頻帶的發射機系統。第二部分是一個以90奈米製程實現的應用在V頻帶的高功率附加效率之功率放大器。在電路架構方面，以三級的共源級(CS)架構來實現，主要是考慮到此架構有較佳的線性度以及功耗較低的特性。量測結果顯示此電路的3-dB頻寬為9.5GHz(51~60.5GHz)，增益(S21) 為14.654 ± 0.81dB，飽和輸出功率(Psat)為7.154dBm，最大功率附加效率(PAE)為 14.87%，而電路整體消耗之功率為44.25mW，且含test pads之晶片面積則是0.611 mm2。本電路在最大功率附加效率(PAE)以及整體消耗功率上有不錯的表現。第三部分是
一個以90奈米製程實現的應用在V頻帶的高功率附加效率之功率放大器。此電路架構分成三級，前兩級以基本的共源級(CS)架構來實現，主要是考慮到此架構有較佳的線性度以及功耗較低的特性。而最後一級我們則是使用功率等分(power splitting/combining)的架構來實現，主要目的是為了要達成高輸出功率以及高功率附加效率。而與第一部分的Wilkinson功率分配器架構不同的地方是此架構可以不需要額外的電阻以減少晶片面積並且較容易完成電路級間匹配，不過在電路穩定以及對稱上則是不如Wilkinson功率分配器的架構。量測結果顯示此電路的3-dB頻寬為9GHz(57~66GHz)，增益(S21)
為9.759± 1.093dB，飽和輸出功率(Psat)為8.14dBm，最大功率附加效率(PAE)為6.54%，而電路整體消耗之功率為54.249mW，且含test pads之晶片面積則是0.657 mm2。第四部分，我們利用90奈米CMOS製程設計了一顆應用在79GHz之高功率附加效率的功率放大器。在電路架構方面，第一級為基本的疊接架構，第二級為基本的共源級(CS)架構來實現，主要是因為疊接架構能得到較好的增益以及改善反隔離度，線性度與功率消耗都差於共源級的架構，因此，為了取得數據上的平衡，才會第一級使用疊接的架構第二級使用共源級的架構。最後一級則是採用了功率等分(power splitt
ing/combining)的架構來以達到輸出功率以及功率附加效率的提升。量測結果顯示此電路的3-dB頻寬為6GHz(75~81GHz)，增益(S21) 為14.058± 0.555dB，飽和輸出功率(Psat)為9.847dBm，最大功率附加效率(PAE)為8.682%，而電路整體消耗之功率為85.77mW，且含test pads之晶片面積則是0.652 mm2。
24和60-GHz互補式金氧半導體前端接收器之設計
為了解決S21 Ultra 傑 昇 的問題，作者陳志成 這樣論述：
本論文以24-GHz和60-GHz互補式金氧半導體接收器前端電路之設計為研究目標。此論文的前半段，我們以TSMC 0.18-μm CMOS製程技術實現了24-GHz低雜訊放大器、21-GHz接收器前端電路以及24-GHz差動I/Q輸出的接收器前端電路。在論文的後半段,我們以TSMC 0.13-μm CMOS製程技術實現了55-GHz低雜訊放大器、53.5-62-GHz寬頻低雜訊放大器、V-band單平衡式混頻器以及60-GHz接收機前端電路。首先,從24-GHz低雜訊放大器的模擬結果可以得知，在第三級輸入端增加串接peaking inductor可以增加44%的功率增益(S21)。在第三級的
RC迴授和小電阻可以讓輸出有傑出的輸出匹配。在24 GHz的量測結果顯示，功率增益和輸出返回損耗分別為10.03 dB和-35.6 dB。而且此電路的功率消耗只有3.7mW。第二部份是21-GHz互補式金氧半導體接收機前端電路,包含低雜訊放大器和混頻器。在射頻頻率為21 GHz和中頻頻率為2.4 GHz的時候，量測的功率增益為20.3 dB，量測的雜訊指數為8.6 dB，而且此電路消耗之功率為43.2 mW。24-GHz互補式金氧半導體直接降頻式接收機前端電路，包含一組低雜訊放大器、二組次諧波混頻器、三組微小化的正交耦合器和巴倫，以及二組中頻放大器。我們使用含有正交耦合器和巴倫的次諧波頻波器來
消除LO的自我混頻。在射頻頻率為24 GHz和中頻頻率為100 MHz的時候，電路消耗之功率為62.6 mW，而且電路量測的功率增益為31.8 dB。55-GHz低雜訊放大器的量測結果有8 dB的功率增益和5.05 dB的雜訊指數。然而，它的增益和頻寬是不夠的。為了改善上述的問題，我們設計一個由六級共源極放大器組成的53.5-62-GHz寬頻低雜訊放大器。在第二級和第四級使用電流共用技術來增加增益和頻寬，以及降低功率的消耗，為了研究低雜訊放大器的基板損耗特性，選擇性地對低雜訊放大器進行ICP (電感耦合電漿蝕刻機)晶背蝕刻後製程，由量測結果得知，ICP前和ICP後的寬頻低雜訊放大器之雜訊指數在
54-63 GHz頻帶分別是5.4~8.2 dB和4.9~8 dB。對震盪器而言，大的輸出功率和好的相位雜訊在高頻是難達成的。次諧波混頻器以及整合倍頻器的主動式混頻器只需要一半的LO頻率，因此，我們採用整合倍頻器的單平衡式主動混頻器來消除上述的問題。混頻器3-dB頻寬的量測有9.5 GHz (48.5 GHz to 58 GHz)，在53 GHz有9.5 dB的最大功率增益，而電路消耗之功率為31.5 mW。最後，60-GHz接收機前端電路包含寬頻低雜訊放大器、混頻器、基頻放大器和威爾金森功率分配器組成，60-GHz接收機前端電路消耗之功率為50.2 mW，輸入返回損耗在52.3 GHz 到
62.3 GHz小於-10 dB。在射頻頻率為56GHz以及中頻頻率為20MHz的時候，量測到的功率增益是18 dB。3-dB頻寬有9.8 GHz (50.8 GHz to 60.6 GHz)。